Calculadora De 4 Bits

UNIVERSIDAD NACIONAL AUTÓNOMA DE MÉXICO

FACULTAD DE INGENIERÍA

DISEÑO DIGITAL

CALCULADORA DE 4 BITS

SUMADOR COMPLETO: Cuando además de tener los 2 bits correspondientes al cosumado y al sumado, se tiene un acarreo inicial C0, con acarreo final C. Su diagrama a bloques se muestra en la figura siguiente:

Donde C0 es el acarreo posterior y C el acarreo final.

La tabla funcional del sumador completo es: DEC 0 1 2 3 4 5 6 7

X 0 0 0 0 1 1 1 1

Y 0 0 1 1 0 0 1 1

C0 0 1 0 1 0 1 0 1

C 0 0 0 1 0 1 1 1

S 0 1 1 0 1 0 0 1

De la definición de O EXC (cuando el número de entradas con valor 1 es impar, la función es igual a 1, en caso contrario es igual a 0), la suma S es igual a: S = X OEXC Y OEXC C0 El acarreo final C, en forma canónica es: C = SUMAminitérminos (3,5,6,7)

Los mapas K para S y C son.

La función reducida es: C = XY + YC0 + XC0

El logigrama de S y C es:

Donde la compuerta O de 3 entradas se obtuvo a partir de 2 compuertas O de 2 entradas.

El circuito topológico del sumador completo es:

Donde S se representa por D1 y C por D2.

Obtención de un SUMADOR COMPLETO a partir de dos SEMISUMADORES Partiendo de la expresión del acarreo final C del sumador completo, se hacen canónicos los dos términos que contienen a C0: C = XY + YC0 + XC0 = XY + Y(X + X')C0 + X(Y +Y')C0 = = XY + XYC0 + X'YC0 + XYC0 + XY'C0 = XY + XYC0 +X'YC0 + XY'C0 = = XY (1 + C0) + C0 (X'Y + XY') = XY + C0 (X OEXC Y)

La siguiente figura muestra el logigrama de un sumador completo a partir de dos semisumadores:

Donde la compuerta O de 3 entradas se obtuvo a partir de dos compuertas O de 2 entradas.

El circuito topológico es:

Donde S se representa por D1 y C por D2.

SEMIRESTADOR: Es aquel que tiene un bit para el minuendo y otro para el sustraendo. Para el caso de que un bit del minuendo sea menor que el bit del sustraendo, se tendrá un préstamo P. El diagrama a bloques se presenta en la figura adjunta.

La tabla funcional para el semirestador es: DEC 0 1 2 3

X 0 0 1 1

Y 0 1 0 1

P 0 1 0 0

R 0 1 1 0

Los mapas K para R y P son:

Resumiendo: P = X' Y

y

R = X O EXC Y

RESTADOR COMPLETO: Es aquel que considera un préstamo inicial P 0, aunado a los bits del minuendo y el sustraendo. Su diagrama a bloques se presenta en la figura adjunta.

La tabla funcional del restador completo es: DEC 0 1 2 3 4 5 6 7

X 0 0 0 0 1 1 1 1

Y 0 0 1 1 0 0 1 1

P0 0 1 0 1 0 1 0 1

P 0 1 1 1 0 0 0 1

R 0 1 1 0 1 0 0 1

El préstamo final P, en forma canónica es:

P = SUMAminitérminos (1,2,3,7)

Los mapas K para R y P son:

De la definición de OEXC (cuando el número de entradas con valor 1 es impar, la función es igual a 1, en caso contrario es igual a 0), la resta R es igual a: R = X OEXC Y OEXC C0

La función reducida del préstamo final P es: P = X'Y + YP0 +X'P0

La siguiente figura presenta el logigrama del restador completo:

Circuito topológico del restador completo:

Donde R se representa por D1 y P por D2. Nuevamente, la compuerta O de 3 entradas se puede obtener a partir de dos compuertas O de 2 entradas.

Obtención de un RESTADOR COMPLETO a partir de dos SEMIRESTADORES Partiendo de la expresión del préstamo final P del restador completo, se hacen canónicos los dos términos que contienen a P0: C = X'Y + YP0 + X'P0 = XY + Y(X + X')P0 + X'(Y +Y')P0 = = X'Y + XYP0 + X'YP0 + X'YP0 + X'Y'P0 = X'Y + XYP0 +X'YP0 + X'Y'P0 = = X'Y (1 + P0) + P0 (XY + X'Y') = X'Y + P0 (X OEXC Y)' El logigrama del restador completo en base a dos semirestadores es:

La siguiente figura presenta el circuito topológico del restador completo a partir de 2 semirestadores:

Donde R se representa por D1 y P por D2. Multiplicador de 4 bits 1. Introducción 1.1 Multiplicación Binario La multiplicación de dos números binarios se realiza efectuando adiciones sucesivas y acarreos. A manera de ejemplo se tienen los dos números binarios siguientes: 1011

Multiplicando (11)

X 1101 1011 0000 1011 1011 10001111

Multiplicador (13)

Producto (143)

Este proceso consiste en examinar los bits sucesivos del multiplicador, empezando con el LSB. Si el bit multiplicador es 1, el multiplicando se transcribe abajo; si se trata de un 0, se escriben ceros abajo. Los números puestos en líneas sucesivas se corren una posición a la izquierda en relación con la línea anterior. Cuando todos los bits multiplicadores se han examinado, las diversas líneas se suman para producir el producto final de la multiplicación. 1.2 Algoritmo Básico En resumen, el algoritmo en el que se basa el multiplicador, se reduce a una multiplicación binaria de 2 números de 4 bits cada uno. De esta manera el circuito se basa en la siguiente función:

A3B1 A2B2 A1B3

A3 B3 A3B0 A2B1 A1B2 A0B3

A2 B2 A2B0 A1B1 A0B2

A1 B1 A1B0 A0B1

A3B1 + A2B2 + A1B3

A3B0 + A2B1 + A1B2 + A0B3

A2B0 + A1B1 + A0B2

A1B0 + A0B1

X

CT Acarreo

A3B3

A3B2 A2B3

A3B3

A3B2 + A2B3

Como se puede observar, el circuito consistirá únicamente de multiplicaciones y de sumas sucesivas, de las distintas combinaciones de los términos de entrada (A3A2A1A0, B3B2B1B0) resultando las salidas en un número de 8 bits, producto de la suma total – 7 bits de la suma de los productos y un bit resultado del acarreo.

2. Implementación 2.1 Comentario Para la realización del circuito multiplicador de 4 bits, se optó por el manejo de puertas AND 74LS08 y sumadores paralelos de 4 bits 74LS83, funcionando en cascada para la realización de las sumas sucesivas con acarreo. 2.2 Componentes - 4 CIs 74LS08 (16 Compuertas AND) - 6 Sumadores Paralelos de 4 Bits (74LS83) - 8 LEDs - 8 resistencias de 220

3. Funciones del Circuito    

Función F1 – Operación Producto Función F2 – Operación Suma Parcial I (LSB) Función F3 – Operación Suma Parcial II (MSB) Función F4 – Visualización

3.1.1 Función F1 – Operación Producto 3.1.1.1

Funcionamiento La Función Producto, es realizada por 4 CIs TTL 74LS08, que realizan los distintos productos entre los bits de entrada de cada número de 4 bits.

3.1.1.2

Entradas Para esta función se presentan cuatro entradas por cada número a ser multiplicado, esto es, 8 entradas en total. Cada bit de cada número representa una entrada para dicha función, haciendo que cada compuerta AND realice el producto de las diferentes combinaciones de bits de cada número a la entrada. Desde el producto A0B0 hasta el producto A3B3.

Entrada 1 Entrada 2

A3 B3

A2 B2

A1 B1

A0 B0

Ejemplificando lo anterior, se muestra uno de las compuertas AND, con las entradas A0 y B0.

De esta manera, la función Producto realiza todos los productos posibles para cada bit de entrada, transmitiendo a la salida los productos para ser procesados por la siguiente función – Función Suma Parcial I. 3.1.1.3

A3B0 A3B1 A3B2 A3B3 3.1.1.4

Salidas Las salidas de la función F1 son los productos finales de cada combinación de entradas. A2B0 A2B1 A2B2 A2B3

SALIDAS DE LA FUNCION F1 A1B0 A0B0 A1B1 A0B1 A1B2 A0B2 A1B3 A0B3

Diagrama de la Función F1

3.1.2 Función F2 – Operación Suma Parcial I (LSBs) 3.1.2.1

Funcionamiento La Función Suma Parcial I es realizada con tres sumadores paralelos TTL 74LS83. En esta función, se realizan tres sumas sucesivas, por lo que son necesarios tres sumadores 74LS83. Aquí se realizan las sumas parciales de las primeras cuatro columnas de la operación multiplicación del algoritmo. Esto es:

Entrada 1-1 Entrada 1-2 Entrada 2-2 Entrada 3-2 Suma Parcial (salida)

CS Acarre o

A3B0 A2B1 A1B2 A0B3

A2B0 A1B1 A0B2 0

A1B0 A0B1 0 0

A0B0 0 0 0

A3B0 + A2B1 + A1B2 + A0B3

A2B0 + A1B1 + A0B2

A1B0 + A0B1

A0B0

Suma Parcial de las Primeras 4 Columnas 3.1.2.2

Entradas Las entradas de la función F2 son los productos dados a la salida de la función F1, listados en la tabla anterior, los cuales serán sumados en esta función. SUMA 1

A3B0 A2B1 S14= A3B0 + A2B1

A2B0 A1B1 S13=A2B0 + A1B1

+ C2 (acarreo 2)

S14 A1B2 S24=A3B0 + A2B1 + A1B2

S13 A0B2 S23=A2B0 + A1B1 + A0B2

+ C3 (acarreo 3)

S24 A0B3 A3B0 + A2B1 + A1B2 + A0B3

S23 0 A2B0 + A1B1 + A0B2

+ C1 (acarreo 1)

A1B0 A0B1 S12=A1B0 + A0B1

A0B0 0 S11=A0B0

S12 0 S22=A1B0 + A0B1

S11 0 S21=A0B0

S22 0 A1B0 + A0B1

S21 0 A0B0

SUMA 2

SUMA 3

3.1.2.3

Diagrama de la Función F2

3.1.2.4

Salidas Las salidas son dadas por el último sumador de la función. La salida del tercer sumador representa a los primeros cuatro bits de la multiplicación final (los cuatro bits menos significativos – LSB - del resultado final), por lo que estas salidas van directamente a la función visualización (F4). El acarreo correspondiente Cx para cada suma es integrado a la siguiente función (F3) para su registro final.

3.1.3 Función F3 – Operación Suma Parcial II (MSBs) 3.1.3.1

CT

Funcionamiento La función Suma Parcial II realiza la suma de los productos restantes de la multiplicación binaria. Asimismo, computa los acarreos C 1, C2, C3 debidos a la primera suma parcial realizada por la función F2. En esta función se realiza la suma binaria de las últimas tres columnas del algoritmo de multiplicación junto con los acarreos de la función F2.

0 0 A3B3

0 A3B2 A2B3

A3B1 + C 1 A2B2 + C 2 A1B3 + C 3

A3B3

A3B2 + A2B3

A3B1 + A2B2 + A1B3 + C1+ C2+ C3

Acarreo

3.1.3.2

Salida La salida de la función F3 son los cuatro últimos bits (bits más significativos - MSB) de la multiplicación total de los dos números binarios. Estos cuatro bits salen de las cuatro salidas x del tercer sumador de esta función, en el que el último bit corresponde al acarreo debido a la suma total de los cuatro productos de la multiplicación. Estos cuatro bits, junto con los cuatro menos significativos de la función F2, son llevados a la función visualización para su presentación final.

3.1.3.3

Diagrama de la Función F3

3.1.4 Función F4 – Visualización En esta función se representa el número binario de 8 bits final, resultado de la operación de multiplicación. Para ello se emplean 8 LEDs representando cada uno un bit desde el LSB hasta el MSB. Para el buen funcionamiento de los LEDs, es necesario implementar resistencias limitadoras de corriente. 3.1.4.1

Calculo de resistencias limitadoras de corriente Las condiciones normales de operación de un dispositivo de representación visual a base de LEDs, son las siguientes: VLED = 2.5 V ILED = 5 mA VOH  VLED I LED (3.4  2.5)V RS   180 5mA RS 

VOH = 3.4V (tomado de las hojas de datos del CI 74LS83) Para efectos prácticos, se tomará una resistencia nominal de 220. 3.1.4.2

Diagrama de Función Visualización

4. Bibliografía  Sistemas Digitales, Principios y Aplicaciones - Tocci, Ronald J. 5ª Edición, Prentice Hall.  Microelectronic Circuits – Sedra, Smith 3ª Edición.