Pch Arsitektur Asus Power Up Sequence

POWER 时序

部門：F4_FAE 技术组 Jely_wang

AC-IN MODE

插入電源(adapter)時産生A/D_DOCK_IN

産生AC_BAT_SYS

以上均為P MOS 管,低電平導通,N MOS管為高電平導通.

AC_IN_OC#

低電平

導通

AC_IN_OC#低電平有效,說明AC 模式輸入正常(以上 為NPN三極管,高電平導通,PNP三極管為低電平導通)

+5VA +3VA0

PU8101有VIN就會産生+5VA&+3VAO

EC工作條件 隔離 點

隔離 點

EC_RST#

隔離點無電氣作用,只為維修時方便隔開電路前後 連接(如當電壓短路時,斷開隔離點,再量前端短路則 抵前端電路原因,反之檢查後端)

VSUS_ON的産生

VSUS_ON

EC晶振起振的條件有:+3VA_EC +3VPLL +3VACC AC_IN_OC# EC_RST# 産生VSUS_ON的條件:以上皆是

+3VSUS +5VSUS +12VSUS +3VSUS 回饋

+5VSUS 回饋

SUS_PWRGD

+3VSUS

+5VSUS

+12VSUS

+12VSUS 回饋

高電平

PM_RSMRST# ME_AC_PRESEN (EC TO PCH) 南橋

EC

按開機鍵

南橋條件

LID_SW#在産生+3VA後就産生;裝上BATTRY或有+3VA時就 會産生+VCC_RTC ;PM_SUSB#比PM_SUSC# 稍慢

SUSC_EC# SUSB_EC# +12V +5V

1.5V +1.5V_PWRGD +1.5V

+1.5V_PWRGD

1.5V_SEL1 & 1.5V_SEL2 為南橋發出的信號,用來改 回饋電壓,從而對+1.5V進行微調

+1.5V +12VS +3VS +5VS

+1.8VS +1.8VS_PWRGD

0.75VS SYSTEM_PWRGD

不拉低

PWRGD不輸電平,當其所屬電壓正常時,不拉低其供電電壓(+3VS),從而達到輸出信 號為高(故當斷開PL8851或PL8852,不管PWRGD所屬電壓是否正常,左端都為0V)

+VTT_CPU & +VTT_CPU_PWRGD SYSTEM_PWRGD

AC_BAT_SYS +5VSUSO

+VTT_CPU_PWRGD

+VTT_CPU

VTT_CPU_SEL1

VTT_CPU_SEL1

VTT_CPU_SEL1& VTT_CPU_SEL2為南橋發出的信號,用來改回饋電壓, 從而對+VTT_CPU進行微調(-10%~5%)

+VGFX_CORE

GFX_FWGF

7位數字組合調節 +VGFX_CORE輸出

GFX_VRON

GFX_PWRG D +5VS

電壓回饋

CPU電壓回饋信號

CPU_VRON

VCORE CLK_EN# VRM_PWRGD AC_BAT_SYS

+5VS

+5VS

CLK_EN#

VRM_PWRGD

CPU_VRON

VCORE_SEL1 & CORE_SEL2為南橋通過改變回 饋來微調VCORE(即在VID信號控制輸出的VCORE 基礎上調節-10%到+5%)

VR_VID信號為CPU調節 VCORE大小的信號

CLK CLK_EN# 低電平

不導通 産生頻 率輸入 C_96M_DOT C_96M_DOT#到PCH CLK_EN

C_PCH_DMI C_PCH_DMI# 100M到PCH

C_PCH_SATA C_PCH_SATA# 100M到PCH

CLK采用正反相一對時種是為提高系統隱定性 抗干擾能力

STP_CPU#

晶振電 壓輸出

C_PCH_BCLK C_PCH_BCLK#到PCH

南橋開機條件 EC

南橋開機條件 1.電壓:+VTT_CPU +VTT_PCH +3VS +1.5VS 等 2.PM_PWROK_PCH

輸出

1.CLK: BCLK_CPU_N_PCH & BCLK_CPU_P_PCH CLK_DMI_PCH CLK_DMI_PCH#

3.CLK:C_PCH_BCLK &C_PCH_BCLK# C_PCH_DMI & C_PCH_DMI# C_96M_DOT & C_96M_DOT#

2.H_CPUPWRGD

4.DMI介面與CPU溝通正常

4. H_DRAM_PWRGD

3.BUF_PLT_RST#

CPU工作條件 1.電壓:VCORE +VTT_CPU +VGFX_CORE +1.5V等 2.CLK: BCLK_CPU_N_PCH BCLK_CPU_P_PCH CLK_DMI_PCH CLK_DMI_PCH#

3.H_CPUPWRGD 4.BUF_PLT_RST# 5. H_DRAM_PWRGD 6.DMI介面與南橋溝通正常

透過南橋讀取BIOS資料進行 CPU工作 開機檢測,檢測各主要功能模 塊正常後顯卡輸出信號顯示

• AC-MODE

開機時序結束

DC-MODE

BAT

SMB0 _CLK&SMB0_DAT為SM BUS總線用開偵測電池電量 TS1#用開偵測電池是否插入,低電平有效

DC_MODE

AC_BAT_SYS

不插電源時 為低電平

插電池不插電源時,CHG_VCC為低,由電池電壓BAT産生AC_BAT_SYS;當 電池電源都插上時,CHG_VCC為高,PQ8903截止,由電源産生AC_BAT_SYS

DC_MODE VSUS_ON PM_PWRBTN#

EC晶振頻率 VSUS_ON

開機鍵

+5VSUS +3VSUS産生後發出SUS_PWRGD PM_PWRBTN#

PM_PWRBTN#之後時序與AC_MODE 相同

插電池産生AC_BAT_SYS後+3VSUS芯片就會産生+5VA和+3VA0 +3VAO 經過轉換産生EC_RST# LID_SW#及+3V_EC +3VPLL +3VACC

LID_SW#

END

ENBL 不導通 高電平

低電平 高電平

不導通

導通

返回

N MOS管高電平導通,二極管正板比負板電壓高時導通,否則截止

南橋發出PC_SUSC PM_SUSB條件 1.RTCRST# 2.SRTCRST# 3.32M 晶振CLK 4.PM_RSMRST#_PCH告訴南橋RTC模塊切換成 電源供電 5.ME_AC_PRESENT_PCH告訴南橋ME模塊是 否為電源供電(ME為在關機狀態下可以遠程控制 的模塊,只有是電源供電時才有作用) 6.PM_PWRBTN# 7.+3VSUS 返回

+12V 導通

低電平

高電平 導通 返回 PQ8504為兩個三極管複合形式,上面一個為PNP型三極管,低電平導通; 下面一個為NPN型,高電平導通

CPU CLK

返回

FSLA B 組合用來決定CPU CLK的頻率

TS1# 低電平

低電平

導通

高電平

不導 通

返回

前半周期

HIGH LOW SIDE 後半周期 AC_BAT_SYS

導通

截 止

低電平

高電平

低電平

高電平 電容放電

對電容充電 截止

AC_BAT_SYS

導通

返回 N MOS管高電平導通,如上圖對電容進行充放電,從而達到輸出穩定某 一值的電壓