Latch, Flip Flops, Maquinas De Estados Finitos

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

4TO LABORATORIO: LATCH, FLIP FLOPS, MAQUINAS DE ESTADOS FINITOS

INTEGRANTES:  BOHORQUEZ ASTOCONDOR, ALDO MARTIN  LOYOLA LOPEZ, HARRISON LUIS  RIOS CANCHARI, TOMMY ERIK CURSO: LABORATORIO DE SISTEMAS DIGITALES 1 SECCIÓN: M2 PROFESOR: ABERGA FARRO, PEDRO P.

LIMA, 2016

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

I. RESUMEN TEÓRICO CIRCUITOS LÓGICOS SECUENCIALES Un circuito lógico secuencial es aquel cuyas salidas no sólo dependen de sus entradas actuales, sino también de una secuencia de entradas anterior. El estado de un circuito secuencial es una colección de variables de estado, cuyos valores en cualquier momento contienen toda la información pasada necesaria para establecer el comportamiento futuro del circuito. A diferencia de los circuitos combinacionales, en los circuitos secuenciales se guarda memoria de estado. Las salidas no dependen tan solo del valor de las entradas en un instante dado, sino que también están determinadas por el estado almacenado en el circuito. Dicho de otra forma, un circuito secuencial tiene memoria. En los circuitos secuenciales se distinguirá dos grupos grandes: síncronos y asíncronos.

A. Circuitos lógicos secuenciales asíncronos: En circuitos secuenciales asíncronos los cambios de estados ocurren al ritmo natural asociado a las compuertas lógicas utilizadas en su implementación, lo que produce retardos en cascadas entre los biestables del circuito, es decir no utilizan elementos especiales de memoria, lo que puede ocasionar algunos problemas de funcionamiento, ya que estos retardos naturales no están bajo el control del diseñador y además no son idénticos en cada compuerta lógica.

Un circuito secuencial asíncrono evoluciona ante cualquier cambio en las entradas de forma inmediata, no tiene periodicidad de funcionamiento y se rige por eventos además de ser muy difíciles de diseñar.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

B. Circuitos lógicos secuenciales síncronos: Son sistemas cuyo comportamiento puede definirse a partir del conocimiento de sus señales en instantes discretos de tiempo. Se les excita con una señal de reloj el cual llega a la vez a todos los dispositivos de memoria, tienen la ventaja de ser fáciles de diseñar. A diferencia de los anteriores, los circuitos síncronos eliminan la incertidumbre producida por los tiempos de propagación utilizando una señal de sincronismo que es conocida como señal de reloj, los cambios en las entradas y en los estados internos sólo tienen efecto sobre el resto del sistema en instantes discretizados. Estos instantes suelen coincidir con los flancos de subida o de bajada de la señal de reloj.

C. Flip-flops: Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en uno de dos estados posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta característica es ampliamente utilizada en electrónica digital para memorizar información. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:  Asíncronos: solamente tienen entradas de control. El más empleado es el biestable RS.  Síncronos: además de las entradas de control posee una entrada de sincronismo o de reloj. Si las entradas de control dependen de la de sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo general, las entradas de control asíncronas prevalecen sobre las síncronas.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o de bajada). Dentro de los biestables síncronos activados por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D. Los biestables síncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias de los latches (biestables asíncronos o sincronizados por nivel).

D. Flip-flops SR: Es un dispositivo de almacenamiento temporal de dos estados, cuyas entradas principales permiten el borrado (con nivel 0 a la salida) y el grabado (con nivel alto de la salida) de datos, posee además una entrada de sincronismo cuyo objetivo es la de permitir o no el cambio de estado del biestable.

E. Flip-flops JK: Es uno de los flip-flops más versátiles, su funcionamiento es idéntico al SR en las condiciones de set, reset y permanencia de estado, la diferencia está en que no tiene condiciones no válidas como sucede en el SR. Si aseguramos que las entradas S-R no estarán nunca las dos en 1, el circuito se volvería estable. El flip-flop modificado se denomina J-K en honor de “Jack Kilby” inventor del circuito integrado.

F. Flip-flops D (Data o delay): Otra modificación del flip-flop S-R, es el flip-flop D. Este retiene el valor de la entrada en cada pulso de reloj.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

El flip-flop D resulta muy útil cuando se necesita almacenar un único bit de datos (1 o 0). Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto, idéntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj. Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo.

G. Flip-flops T: Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de estado (toggle en inglés) cada vez que la entrada de sincronismo o de reloj se dispara mientras la entrada T está a nivel alto. Si la entrada T está a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un biestable JK, unión que se corresponde a la entrada T. No están disponibles comercialmente. Este flip flop se comporta reteniendo la entrada en cada pulsación de reloj o en la modalidad toggle.

H. Contadores: Los contadores son sistemas secuenciales con una sola entrada de impulsos a contar, cuyo estado interno en cada instante representa el número de impulsos que se han aplicado. Si los impulsos ocurren a intervalos de tiempo conocidos, un contador puede utilizarse como instrumento de medida de tiempos, fundamentalmente están constituidos por biestables sincronizados por flanco que serán realimentados de formas distintas.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Es necesario tener en cuenta algunas características como la frecuencia máxima de los impulsos a contar la cual refiere a la mayor frecuencia que es capaz de seguir el contador, éste valor depende de la tecnología utilizada en su fabricación y del diseño del contador. Código de montaje, el código binario a utilizar para realizar el conteo de los impulsos puede ser cualquiera, dicho código viene especificado en sus hojas características. Capacidad de contaje o módulo del contador, éste parámetro determina el número de biestables que ha de tener el contador, si “N” es el número de impulsos a contar, el número de biestables “n” ha de cumplir: 2n-1 ≤ N ≤ 2n.

Contadores asíncronos: Son aquellos en los que las entradas de reloj que los gobiernan no actúan simultáneamente en todos los flip-flops sino secuencialmente, es decir los impulsos a contar no se aplican a la vez a todas las entradas de reloj de los flip-flops, sino generalmente sólo a la del primero y las entradas de reloj de los restantes son gobernadas por las salidas del biestable precedente.

Contadores síncronos: Son aquellos contadores en los que los impulsos a contar se aplican a todas las entradas de reloj de todos los biestables a la vez. En general los contadores síncronos son más rápidos que los asíncronos, pero más complejos, además los asíncronos presentan el problema de adquirir transitoriamente estados indeseados. Cabe mencionar también que existen contadores crecientes y decrecientes, los hay programables en los que mediante entradas paralelas puedo cargar la cifra inicial pudiendo ser a su vez ésta carga síncrona o asíncrona.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

I.

Registros: Un registro de “n” bits es un dispositivo que tiene la capacidad de almacenar “n” bits, con ellos se logra el “recuerdo” temporal de datos. Poseen como características básicas el desplazamiento de información y la memoria. Son circuitos secuenciales normalmente síncronos siendo los biestables tipo D los más usados para su implementación interna, donde cada uno maneja un bit de la palabra binaria. En cuanto a las operaciones básicas que se realizan sobre los registros destacamos fundamentalmente la escritura (W) y la lectura (R) aunque habitualmente se pueden encontrar registros que incorporan operaciones como clear. Podemos distinguir dos grandes grupos de registros: Registros de almacenamiento de datos (latch registers): Llamados también latch registers o registros de cerrojo, nos permiten encasillar y almacenar información. Comercialmente se destacan los integrados 74374 (por flanco) y 7475 (por nivel).

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Registros de desplazamiento (Shift registers) Llamados también shift registers en inglés, son circuitos digitales secuenciales que transforman un dato en formato serie a formato paralelo o viceversa, donde todas las operaciones son sincronizadas por una señal de reloj. Generalmente se construyen a partir de biestables tipo D conectados en cascada. Cuando usamos los términos serie o paralelo hacemos referencia a la forma cómo se leen o escriben los bits. También es importante destacar que un desplazamiento a la izquierda de un conjunto de bits, multiplica por 2, mientras que uno a la derecha, divide entre 2. Uno de los integrados especiales para éste tipo de registros es el 74670, el cual puede almacenar 16 bits en grupos de nibbles. El desplazamiento puede ser en serie cuando se desplaza un bit de datos a la vez o paralelo cuando se desplazan todos los bits de datos. En función de cómo se lean o escriban los datos, podemos hacer una clasificación de éstos registros, así tenemos a continuación.

Registros con entrada en serie y salida en paralelo

Son aquellos registros que convierten una cadena de datos binarios a formato paralelo, sincronizados por la señal de reloj. Un uso popular es dentro de la recepción de señales de un módem de comunicaciones donde la señal es recibida en un tren de bits los cuales deben ser transformados a formato paralelo a fin de ser procesados convenientemente por un microprocesador. Se construye a partir de una cadena de flip-flops tipo D. Podemos mencionar el uso comercial del integrado 74164 de 14 pines y que procesa 8 bits de información.

Registros con entrada en paralelo y salida en serie

Son aquellos registros que convierten un dato binario en una cadena o string de formato serie, sincronizados por la señal de reloj.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

II. 1.

CUESTIONARIO DESARROLLADO Compruebe en el laboratorio el funcionamiento de los siguientes dispositivos de memoria: Latch SET; Latch RESET; Latch SET-RESET, construido con puertas NOR; Latch SET-RESET, construido con puertas NAND. Latch S-R construido con compuertas NOR y controlado por compuertas y Latch S-R construido con compuertas NAND y controlado por compuertas.

Latch SET

TABLA DE VERDAD S 0 1

Q Q 1

Comentarios Sin Cambio SET

Latch RESET

TABLA DE VERDAD S 0 1

Q Q 1

Comentarios Sin Cambio RESET

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Latch SR con compuertas NOR:

TABLA DE VERDAD S 0 0 1 1

R 0 1 0 1

Q Q 0 1 X

Comentarios Sin cambio RESET SET No permitido

Latch SR con compuertas NAND

TABLA DE VERDAD S’ 0 0 1 1

R’ 0 1 0 1

Q X 1 0 Q

Comentarios No permitido SET RESET Sin cambio

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Latch SR con compuertas NAND controlado por compuertas

TABLA DE VERDAD EN 0 1 1 1 1

S X 0 0 1 1

R X 0 1 0 1

Q Q Q 0 1 X

Comentarios Sin cambio Sin cambio RESET SET No permitido

Latch SR con compuertas NOR controlado por compuertas

TABLA DE VERDAD EN 0 1 1 1 1

S X 0 0 1 1

R X 0 1 0 1

Q Q Q 0 1 X

Comentarios Sin cambio Sin cambio RESET SET No permitido

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

2.

Implementar el circuito de la figura. Coloque la línea de inicio a “0” y luego colóquela a “1”. ¿Cuál es la secuencia seguido por QBQA?. Retorne la línea de inicio a “0”. ¿Qué ocurre en la salida al recibir más pulsos de reloj? Coloque en la salida de Q AQB leds para observar la secuencia de salida y lo que ocurre al recibir más pulsos de reloj.

SOLUCION: Cuando la línea de inicio está a “0”, está activa el reset de QA y QB, lo cual hace que sus salidas estén a cero sin importar las entradas.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Cuando la línea de inicio se pone a “1” se observa la siguiente secuencia.

Si se retorna la línea de inicio a cero, tanto Q1 como Q2 volverán a nivel “0” por estar activado el reset. Se puede observar también que este circuito es un contador binario de 0 a 3.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

3.

Para el diagrama de estados mostrado.

Hallar: a) Tabla de estados b) Tabla de estados reducida c) Implemente el circuito con FF J-K d) Halle la secuencia de estados cuando x=0. e) Halle la secuencia de estados cuando x=1. SOLUCION: a) Se realiza la tabla de estados X=0

X=1

0

3/0

5/1

1

6/0

0/0

2

1/0

1/0

3

2/0

5/1

4

5/1

2/0

5

5/1

4/0

6

0/0

2/0

b) Como se observa en la tabla anterior, esta no se puede reducir más, por lo tanto, se trabajará con ella.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

c) Se realiza la tabla de excitación Q2

Q1

Q0

X

Q2*

Q1*

Q0*

Z

J2

K2

J1

K1

J0

K0

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

0 1 1 0 0 0 0 1 1 0 1 1 0 0 X X

1 0 1 0 0 0 1 0 0 1 0 0 0 1 X X

1 1 0 0 1 1 0 1 1 0 1 0 0 0 X X

0 1 0 0 0 0 0 1 1 0 1 0 0 0 X X

0 1 1 0 0 0 0 1 X X X X X X X X

X X X X X X X X 0 1 0 0 1 1 X X

1 0 1 0 X X X X 0 1 0 0 X X X X

X X X X 1 1 0 1 X X X X 1 0 X X

1 1 X X 1 1 X X 1 0 X X 0 0 X X

X X 1 1 X X 1 0 X X 0 1 X X X X

Mediante el mapa de karnaugh hallamos las expresiones para J0, J1, J2, K0, K1, K2. Q2Q1\Q0X

00

01

11

10

Q2Q1\Q0X

00

01

11

10

00

1

1

X

X

00

X

X

1

1

01

1

1

X

X

01

X

X

0

1

11

0

0

X

X

11

X

X

X

X

10

1

0

X

X

10

X

X

1

0

̅ 𝐽0 = ̅̅̅ 𝑄2 + ̅̅̅ 𝑄1 𝑋

̅ 𝐾0 = ̅̅̅ 𝑄2 ̅̅̅ 𝑄1 + ̅̅̅ 𝑄1 𝑋 + 𝑄1 𝑋 ̅̅̅2 𝑄 ̅̅̅1 + (𝑄1 ⊕ 𝑋) =𝑄

Q2Q1\Q0X

00

01

11

10

Q2Q1\Q0X

00

01

11

10

00

1

0

0

1

00

X

X

X

X

01

X

X

X

X

01

1

1

1

0

11

X

X

X

X

11

1

0

X

X

10

0

1

0

0

10

X

X

X

X

̅ + 𝑄2 ̅̅̅ 𝐽1 = ̅̅̅ 𝑄2 𝑋 𝑄0 𝑋

̅ + ̅̅̅ 𝐾1 = ̅̅̅ 𝑄0 𝑋 𝑄2 𝑋

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Q2Q1\Q0X

00

01

11

10

Q2Q1\Q0X

00

01

11

10

00

0

1

0

1

00

X

X

X

X

01

0

0

1

0

01

X

X

X

X

11

X

X

X

X

11

1

1

X

X

10

X

X

X

X

10

0

1

0

0

̅ + 𝑄1 𝑄0 𝑋 𝐽2 = ̅̅̅ 𝑄1 ̅̅̅ 𝑄0 𝑋 + ̅̅̅ 𝑄1 𝑄0 𝑋 ̅̅̅ = 𝑄1 (𝑄0 ⊕ 𝑋) + 𝑄1 𝑄0 𝑋

̅̅̅0 𝑋 𝐾2 = 𝑄1 + 𝑄

Q2Q1\Q0X

00

01

11

10

00

0

1

0

0

01

0

0

1

0

11

0

0

X

X

10

1

0

0

1

̅ + ̅̅̅ Z = 𝑄1 𝑄0 𝑋 + 𝑄2 ̅̅̅ 𝑄1 𝑋 𝑄2 ̅̅̅ 𝑄1 ̅̅̅ 𝑄0 𝑋

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

d) Cuando x=0 (Se utilizó una señal cuadrada de 1khz unipolar como señal de clock)

Vemos la serie 6-0-3-2-1-6-0-3-2-1-6-0-3-2-1-6-0-3-… y así sucesivamente. La salida también la podemos notar que siempre será 0 en cada transición.

e) Cuando x=1(Se utilizó una señal cuadrada de 1khz unipolar como señal de clock)

Vemos la serie 5-4-2-1-0-5-4-2-1-0-5-4-2-1-0-5-4-2-… y así sucesivamente. La salida también la podemos notar que será 1 cuando hay una transición de 0 a 5.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

4.

Diseñar e implementar en el laboratorio, un circuito secuencial utilizando FF tipo D, conectados en cascada, de modo que desplace un bit hacia la derecha y recircule continuamente.

Si se quiere mandar el bit “1” se presiona el pulsador 1 que hace que Q0=1 y Q1=Q2=Q3=0, con lo cual el D1 del FF1 también estará en 1. Cuando se aplica el primer impulso de reloj Q1=1, al igual que el D2 del FF2, con el siguiente impulso Q2=1 al igual que D3 del FF3.Cuando se aplique otro impulso Q3=1, pero, además, debido a la realimentación que se da hacia el FF0, D0 del FF0 será 1, con lo cual el valor del bit no se pierde y sigue circulando de la forma como se explicó.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Si luego se quisiera mandar un “0”, lo que se tiene que hacer presionar el pulsador 2, que hará que Q0=0 y Q1=Q2=Q3=1, el proceso es análogo al primer caso, solo que en este caso se manda un “0”.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

5.

Construir a partir de latches S-R construidos con compuertas NOR o NAND, comprobados anteriormente, los siguientes FF: S-R, D, J-K y T. Compruebar su funcionamiento utilizando el timer 555 como reloj (configuración astable). Visualizar Q y Q’, las salidas de los FF visualizadas en LED’s.

Flip Flop SR: Se diseña a partir del latch S-R, además de las entradas S y R, posee una entrada C de sincronismo cuya misión es la de permitir o no el cambio de estado del flip flop. En esta ocasión implementaremos el FF R-S con reloj y compuertas NAND. S R CLK Q* Comentarios X X ↓ Q0 Retención 0 0 ↑ Q0 Sin cambio 0 1 ↑ 0 RESET 1 0 ↑ 1 SET 1 1 ↑ X No permitido

Flip Flop D: Se realiza la tabla característica del flip flop tipo D de excitación del flip flop SR. D Q Q* 0 0 0 0 1 0 1 0 1 1 1 1

y se le agrega y se le adiciona la tabla S 0 0 1 X

R X 1 0 0

Por simple inspección se observa: D X 0 1

̅ 𝑺 = 𝑫, 𝑹=𝑫 CLK Q* Comentarios ↓ Q0 Retención ↑ 0 Almacena 0 ↑ 1 Almacena 1

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Entonces el circuito seria el siguiente:

Flip Flop J-K: A partir del flip flop D implementado anteriormente, se crea el J-K J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

Q 0 1 0 1 0 1 0 1

Q’ 0 1 0 0 1 1 1 0

D 0 1 0 0 1 1 1 0

Se realiza el mapa de Karnaugh: 𝑫 = 𝑱𝑸’ + 𝑲’𝑸 Se implementa el circuito: J X 0 0 1 1

K X 0 1 0 1

CLK ↓ ↑ ↑ ↑ ↑

Q* Q0 Q0 0 1 ̅̅̅̅ 𝑄0

Comentarios Retención Sin cambio RESET SET Negado

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Entonces el circuito seria el siguiente:

Flip flop T: Se halla a partir de un flip flop JK

T 0 0 1 1

Q 0 1 0 1

Q* 0 1 1 0

J 0 X 1 X

K X 0 X 1

Por simple inspección: 𝑱 = 𝑻,

𝑲=𝑻

Implementando el circuito: T X 0 1

CLK ↓ ↑ ↑

Q* Q0 Q0 ̅̅̅̅ 𝑄0

Comentarios Retención Sin cambio Complemento

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

6.

Usando la herramienta Max Plus II, diseñe un circuito contador escalador que proporcione la secuencia: 5, 7, 2, 0, 4, 5, … Según el procedimiento siguiente: a)

Crear el esquemático.

b) Asignar pines de entrada y salida. c)

Conecta los símbolos.

d) Editar los nombres de los pines. e)

Asignar número de pines.

f)

Compilar el proyecto.

g) Simular el proyecto. El circuito lo implementaremos con 3 Flip Flops J-K. La secuencia a seguir, en binario, es 101-111-010-000-100-101-… La tabla de verdad para un Flip Flop J-K es: J 0 0 1 1

K 0 1 0 1

Q* Q0 0 1 ̅̅̅̅ 𝑄0

De esta manera tenemos: Estado Actual

Estado Siguiente

Flip Flop C (FF-C)

Flip Flop B (FF-B)

Flip Flop A (FF-A)

C

B

A

C*

B*

A*

Jc

Kc

Jb

Kb

Ja

Ka

0

0

0

1

0

0

1

X

0

X

0

X

0

0

1

X

X

X

X

X

X

X

X

X

0

1

0

0

0

0

0

X

X

1

0

X

0

1

1

X

X

X

X

X

X

X

X

X

1

0

0

1

0

1

X

0

0

X

1

X

1

0

1

1

1

1

X

0

1

X

X

0

1

1

0

X

X

X

X

X

X

X

X

X

1

1

1

0

1

0

X

1

X

0

X

1

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

De los mapas Karnaugh se obtiene: A\CB 0 1

00 1 X

01 0 X

11 X X

10 X X

A\CB 0 1

00 X X

𝐽𝐶 = 𝐵̅

01 1 X

11 X 0

10 X X

𝐾𝐵 = 𝐶̅

A\CB

00

01

11

10

A\CB

00

01

11

10

0

X

X

X

0

0

0

0

X

1

1

X

X

1

0

1

X

X

X

X

11 X 1

10 X 0

𝐾𝐶 = 𝐵

𝐽𝐴 = 𝐶

A\CB

00

01

11

10

0

0

X

X

0

1

X

X

X

1

𝐽𝐵 = 𝐴

A\CB 0 1

00 X X

01 X X 𝐾𝐴 = 𝐵

Con el análisis realizado, implementamos el circuito en Quartus II, a continuación, la captura del esquemático:

Captura del esquemático. Circuito contador escalador.

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Simulación del circuito escalador, salida binaria

Simulación del circuito escalador, salida decimal (agrupado)

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

7.

Usando la herramienta Max Plus II, diseñe un circuito contador escalador que proporcione la secuencia: 5, 7, 2, 0, 4, 5, … Según el procedimiento siguiente: a)

Crear el esquemático.

b) Asignar pines de entrada y salida. c)

Conecta los símbolos.

d) Editar los nombres de los pines. e)

Asignar número de pines.

f)

Compilar el proyecto.

g) Simular el proyecto.

Considerando A = 00, B = 01, C = 10, D = 11 tenemos el diagrama de estado:

Diagrama de estados. De esta manera tenemos: Estado Actual

Estado Siguiente

Flip Flop 1 (FF-1)

Flip Flop 0 (FF-0)

Q1

Q0

x

Q1*

Q0*

z

J1

K1

J0

K0

0

0

0

0

1

0

0

X

1

X

0

0

1

0

0

0

0

X

0

X

0

1

0

1

0

0

1

X

X

1

0

1

1

0

0

0

0

X

X

1

1

0

0

1

0

0

X

0

0

X

1

0

1

1

1

0

X

0

1

X

1

1

0

0

1

0

X

1

X

0

1

1

1

0

0

1

X

1

X

1

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

De los mapas Karnaugh se obtiene: x\Q1Q0

00

01

11

10

x\Q1Q0

00

01

11

10

0

0

1

X

X

0

1

X

X

0

1

0

0

X

X

1

0

X

X

1

𝐽0 = ̅̅̅ 𝑄1 𝑥̅ + 𝑄1 𝑥 = 𝑥 ⊕ 𝑄1

𝐽1 = 𝑄0 𝑥̅ x\Q1Q0

00

01

11

10

0

X

X

1

1

X

X

1

0

x\Q1Q0 0

00 X

01 1

11 0

10 X

0

1

X

1

1

X

𝐾0 = ̅̅̅ 𝑄1 + 𝑥

𝐾1 = 𝑄0

Simple inspección: 𝑧 = 𝑄1 𝑄0 𝑥 Con el análisis realizado, implementamos el circuito en Quartus II. A continuación, la captura del esquemático:

AND2 NOT

x

INPUT VCC

inst4

JKFF

inst5

J

PRN

Q

K CLRN FF-1

XNOR JKFF

inst6

J

OR2

PRN

Q

K CLRN FF-0

NOT

CLK

INPUT VCC

inst8

inst7

AND3 OUTPUT

z

inst

Captura del esquemático. Circuito identificador de serie 0011 (Máquina de Estados).

UNIVERSIDAD NACIONAL DE INGENIERÍA FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Simulación del circuito escalador, salida decimal (agrupado)